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FPGA的时钟问题

菜鸟
2011-08-28 11:23:03
如果通过一个串并变换的模块,要求输入的数据速率和输出的一样,应该怎么样实现呢
关键词: FPGA, 时钟  
院士
2011-08-30 10:29:05
1楼

专家、专家

专家
2011-08-30 14:47:42
2楼

从串行线上产生一个时钟信号用作后续同步电路的时钟;在每个时钟周期输出整合的采样信号;对每个时钟周期输入的采样信号,去除其中多余比特,并将有效比特相连接,组成比特序列数据输出;将此比特序列数据与协议协定的同步字相比对,进行比特对齐,输出协议有效数据! 不知道这样说可以否?

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