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FPGA设计中关于时钟的问题?

菜鸟
2012-11-13 15:19:09     悬赏15分
在FPGA的设计中都见到过使用外部时钟的例子(比如,CameraLink中有自己的时钟),使用外部时钟时的引脚连接到FPGA中的什么类型的管脚上?当连接到普通I/O时Xilinx布局布线时让加上一句话NET “aa” CLOCK_DEDICATED_ROUTED = FALSE;才能成功。有了这句话之后是不是就可以把该信号引入到全局时钟网络了?
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关键词: 时钟 FPGA, BUFG  
高工
2022-11-06 16:27:53
1楼

试一下