EEPW论坛
网站首页
首页
需求分类
待完成
已完成
活动通道
最新帖
论坛
签到
首页
电源管理
嵌入式系统
模拟IC
测试测量
EDA与制造
元件/连接器
消费电子
通信技术
汽车电子
工业电子
医疗电子
首页
»
技术SOS
»
EDA与制造
»
SoC/ASIC
»
DC(Design Compiler)读取设计的RTL代码并且使用时序约束
DC(Design Compiler)读取设计的RTL代码并且使用时序约束
liping09003
菜鸟
2013-09-09 16:31:54
悬赏5分
DC综合后的网表要在ModelSim中仿真,请问如何读取RTL级的代码及RTL级的仿真网表?
补充需求描述:
分享
关键词:
DC
,
专用集成电路设计
tanfpga
专家
2023-02-01 22:18:57
1楼
loading
huan2220
高工
2023-02-01 22:20:12
2楼
学习
Hope2022
高工
2023-02-01 22:27:46
3楼
好些年没碰FPGA了
免费发布需求
加入人才库
最新人才
huan200535
广东 东莞
panglss
上海 宝山
yqnnrtoqfc
山东 商丘
好汉在外面
北京 石景山
云玺
陕西 西安
lbxinxin
广东 深圳
josipwu
广东 广州
丙丁先生
河北 廊坊
自连科技
上海 黄浦
ADAS2025
广东 深圳