我将开发板附送光盘文件中的测试程序(路径：开发板测试程序\EP4CE6\beep\src\beep.v)中的内容copy到quartusII8.0版本中去运行，新建的project和Verilog DHL文件，结果当头一棒，出现26个错误，(比如：Error (10170): Verilog HDL syntax error at Verilog1.v(5) near text "-"; expecting an identifier, or "endmodule", or a parallel statement),此程序是开发板厂家写好的代码，怎么会编译出错呢，是不是我用得不对，请老师指导我使用时那个地方出现了问题。
源代码如下：
module beep (sys_clk ,
sys_rstn ,
beep
);
--输入输出信号定义
input sys_clk ;
input sys_rstn ;
output beep ;
--寄存器定义
reg beep ;
reg [24:0] div_cnt ;
reg [15:0] delay_cnt ;
wire [15:0] delay_end ;
--参数定义
parameter clk_divider0=56817;//50000000/2*440-1
parameter clk_divider1=28408;//50000000/4*440-1
assign delay_end=div_cnt[24] ? clk_divider0 : clk_divider1;
--逻辑部分
always@(posedge sys_clk or negedge sys_rstn)
begin
if(!sys_rstn)
div_cnt
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