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VHDL中需要注意的几点是什么?

菜鸟
2014-11-14 22:37:49     悬赏5分
VHDL中需要注意的几点是什么?
关键词: EDA, 技术  
专家
2014-11-17 16:19:45
1楼

学习VHDL语言需要挺久的时间,建议verilog,这个用的比较广,学这个就是要多实践,光看书没啥用的,没有实际的板子,可以用仿真的。

菜鸟
2015-01-09 08:48:13
2楼

VHDL仿真器将integer类型作为有符号数处理,而VHDL综合器则将integer作为无符号数处理。而且VHDL综合器要求必须使用rang子句为所定义的数限定范围,然后根据所限定的范围来确定此信号或变量的2进制的位数,因为VHDL综合器无法综合未限定范围的恶整数类型的信号和变量。在一开始应该自己参考教材学习VHDL,熟能生巧嘛...

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