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分频器的仿真输出结果总是x

菜鸟
2018-04-16 17:14:00

下面的激励自己写的,不知道哪儿出错,仿真输出结果为x。

module odd3_division(clk,rst,clk_div2,clk_div4,clk_div16);


input clk,rst;

output clk_div2,clk_div4,clk_div16;



reg[15:0]count;

assign clk_div2=count[0];

assign clk_div4=count[1];

assign clk_div16=count[3];


always @ (posedge clk)

if(!rst)

begin 

count<=1'b0;

end 

else

count<=count+1'b1;

endmodule 

//********************************

`timescale  1ns/1ns

module test_d;

reg clk,rst;

wire clk_2,clk_4,clk_16;


odd3_division u1(.clk(clk),.rst(rst),.clk_div2(clk_2),.clk_div4(clk_4),.clk_div16(clk_16));


initial begin

clk=1'b0;

rst=1'b0;

#10 rst=1'b1;

#1000 $stop;

end





always begin 

clk=1'b0;

clk=#10 1'b1;

#10;

end 


endmodule



关键词: FPGA, modelsim仿真  

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