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Quartus 18.1 timing constraint,​set_multicycle_path使用問題

菜鸟
2019-05-13 18:16:47

在SDC裡面,set_multicycle_path 指令,我想要一次把整個CELL的輸出,做multicycle_path要如何實現?



目前使用軟體版本: Quartus 18.1

現在遇到的問題

在做timing constraint的時候Report timing的時候會出現有path slack是負的

image.png

在DATA PATH 裡面,看到消耗時間做多的就是:DIV_RE_UMP_40_DIV_14_inst 這個IP(除法器)

在我的架構中這個除法器的OUTPUT只需要在32個clock前,將DATA在到達就好,所以我對這條PATH做了set_multicycle_path的約束,可是重新Report Timing的時候發現,還有很多的PATH都跟這個這個除法器有關,我要如何去下指令,直接把這個除法器的OUTPUT約束的他DATA只要在32個clock前到達就好。

image.png


关键词: FPGA, Quartus  

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