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用verilog如何动态指定寄存器的位置?

菜鸟
2019-06-19 16:16:05     悬赏20分

reg [63:0]A;

reg [1023:0]SaveA_1;

reg [3:0] counter=0;



SaveA_1[(counter+1)*64-1:counter*64]<=A[63:0];

想用counter变量来指定寄存器的位置,结果显示错误如下:

[Synth 8-1002] counter is not a constant ["D:/vivadoworkspace/project_2/project_2.srcs/sources_1/new/matri16.v":88]


该怎么办?


关键词: verilog, 寄存器  

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