我想要“四选一”电路的VHDL程序
要求用IF 和 CASE 编写。
共两个程序，有谁懂的吗？
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1楼
entity sel4_1 is port(input:in std_logic_vector(1 downto 0); clk:in std_logic; a,b,c,d:in std_logic; output:out std_logic ); end entity; architecture bhv of sel4_1 is begin process(clk) begin --该段可用case替换，建议运行时将此行删除 if input="00" then output output output output output null; end case;
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