EEPW论坛

在FPGA的设计中都见到过使用外部时钟的例子（比如，CameraLink中有自己的时钟），使用外部时钟时的引脚连接到FPGA中的什么类型的管脚上？当连接到普通I/O时Xilinx布局布线时让加上一句话NET “aa” CLOCK_DEDICATED_ROUTED = FALSE;才能成功。有了这句话之后是不是就可以把该信号引入到全局时钟网络了？