EEPW论坛

网站首页
首页 » 技术SOS » EDA与制造 » 逻辑电路 » modelsim仿真是不是除了源文件之外还要建立test bench

modelsim仿真是不是除了源文件之外还要建立test bench

青城山下
工程师
2014-04-06 15:21:48
用modelsim仿真Verilog HDL程序的时候，输出的波形不完整，而且时钟信号有问题。另外，仿真的时候，是不是出了源文件之外还要写TEST Bench
分享
关键词: modelsim, Verilog仿真