用DSP-BUILDER在SIMULINK中生成模块（只加输入和输出的24位ALTBUS，中间无任何器件模块，仅为了测试MODELSIM仿真），然后用SIGNAL COMPILER输出VHDL文件，打开MODELSIM将其编译，然后用VERILOG写了TESTBENCH，但运行前仿真时，输出无信号（为红线U）。求救！！
1楼
这个 问题 很难解答，不知道你写的TESTBENCH是什么样的
2楼
你写的TESTBENCH是什么样的
3楼
把测试代码放上来看看
4楼
testbench呢？
5楼
不知道你写的TESTBENCH是什么样的
6楼
不知道你写的TESTBENCH是什么样的
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